01 / RESPONSIBILITIES
岗位职责
- 负责UCIe 1.1/2.0协议高速 Die-to-Die 接口的架构设计、微架构定义、RTL 开发与 Sign-off，覆盖链路层 / 适配器层 / 物理层数字逻辑；
- 完成 UCIe 控制器、RDI 适配、弹性 FIFO、时钟域同步、低功耗控制等核心模块设计，保障PPA（性能 / 功耗 / 面积）*最优；
- 主导Lint/CDC/RDC/Formal检查、综合与时序收敛，协同后端完成物理实现与流片支撑；
- 与验证、PHY、SoC 集成、封装团队协同，完成 UCIe IP / 子系统集成、合规调试与 Chiplet 系统联调；
- 编写设计规格、验证计划、集成手册，输出可复用 IP 与交付件，支持客户集成与问题定位；
- 跟踪 PCIe/CXL/UCIe 演进与 Chiplet 先进封装技术，持续优化架构与方案。
02 / QUALIFICATIONS
任职要求
- 深入理解UCIe 协议规范，具备 UCIe 链路层 / 适配器层 / PHY 数字逻辑设计经验优先；
- 熟悉PCIe/CXL、高速 SerDes、D2D 互联、Chiplet/2.5D/3D 先进封装者优先；
- 有高速接口 IP 设计 / 流片 / 量产经验，熟悉协议合规与系统级调试者优先；
- 具备数字电路设计开发能力，能够独立完成上下游需求对其，IP的方案设计及代码开发调试能力。